Implementazione dei controller di memoria DDR3 ad alta velocità in un FPGA di fascia media
L'implementazione di un controller di memoria DDR3 ad alta velocità ad alta efficienza in un FPGA è un compito formidabile. Fino a poco tempo fa, solo pochi FPGA di fascia alta (leggi: costosi) hanno supportato i blocchi di costruzione necessari per interfacciarsi in modo affidabile a dispositivi di memoria DDR3 ad alta velocità. Tuttavia, si stanno sviluppando una nuova generazione di FPGA di fascia media.
Questo white paper esamina le sfide del design e come una particolare famiglia FPGA, LatticeecP3, può facilitare il design del controller di memoria DDR3.
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