Implementazione dei controller di memoria DDR3 ad alta velocità in un FPGA di fascia media
L'implementazione di un controller di memoria DDR3 ad alta velocità ad alta efficienza in un FPGA è un compito formidabile. Fino a poco tempo fa, solo pochi FPGA di fascia alta (leggi: costosi) hanno supportato i blocchi di costruzione necessari per interfacciarsi in modo affidabile a dispositivi di memoria DDR3 ad alta velocità. Tuttavia, si stanno sviluppando una nuova generazione di FPGA di fascia media.
Questo white paper esamina le sfide del design e come una particolare famiglia FPGA, LatticeecP3, può facilitare il design del controller di memoria DDR3.
Scarica questo white paper per saperne di più.
Per saperne di più
Inviando questo modulo accetti Lattice Semiconductor Corporation contattandoti con e-mail relative al marketing o per telefono. Si può annullare l'iscrizione in qualsiasi momento. Lattice Semiconductor Corporation siti web e le comunicazioni sono soggette alla loro Informativa sulla privacy.
Richiedendo questa risorsa accetti i nostri termini di utilizzo. Tutti i dati sono protetto dal nostro Informativa sulla Privacy.In caso di ulteriori domande, inviare un'e-mail dataprotection@techpublishhub.com
Categorie Correlate: Componenti, Energia
Altre risorse da Lattice Semiconductor Corporation
Ridurre i costi e la potenza nelle applicazio...
La necessità di rispondere alle mutevoli standard del mercato in un tempo compresso alla finestra del mercato ha portato all'uso diffuso di dispos...
Tecniche di layout della scheda a basso costo...
I dispositivi logici programmabili (PLD) offrono vantaggi intrinseci di flessibilità di tempo a market e di progettazione rispetto ai circuiti int...
Interfacce SERDES ad alta velocità in FPGA d...
Il semiconduttore reticolare ha introdotto due famiglie FPGA a basso costo con Serdes, The LatticeeCP2M, introdotte nel 2007 e la famiglia più rec...
